说明:本文华算科技系统介绍了肖特基势垒的物理本质、形成机制、理论模型及其在电子器件中的整流行为。读者可深入理解金属–半导体界面的能带调控原理,掌握势垒高度对电流输运的影响,为设计高效、低功耗的半导体器件提供关键理论基础。

在固体电子器件的构造中,金属与半导体之间的界面物理现象对器件性能具有决定性影响。特别是在微电子与光电子器件中,金属–半导体接触的电学行为不仅影响电流注入效率,还决定了载流子的输运机制。
肖特基势垒(Schottky Barrier)是金属–半导体接触中最基本且最重要的物理现象之一。其本质体现为一种界面能带结构变化所导致的势能障碍,其存在显著地改变了载流子的输运特性,进而构建出所谓的整流行为。

图1. 肖特基势垒示意图。

能带对齐与费米能级统一
肖特基势垒的形成源于金属与半导体接触后所必然发生的能带重构过程。金属与半导体在接触前具有各自独立的费米能级:金属的费米能级EFM通常位于其能带内部,而半导体的费米能级EFS位于禁带中,并靠近导带或价带,依其为n型或p型而定。
当两者形成物理接触后,系统将趋于热力学平衡状态,此时整体系统内的费米能级必须统一。
为达成该平衡,电子会自发地从费米能级较高的一侧迁移至较低的一侧,从而在界面附近形成电荷重新分布,并产生内建电场,最终导致能带的弯曲。这种能带结构的变化正是肖特基势垒形成的直接物理表现。

图2. Ni@NC/MCS HNRs肖特基结催化剂结合前后能带结构示意图。DOI: 10.1021/acscatal.4c06476
什么是能带弯曲与势垒
在n型半导体与金属的接触中,若金属的功函数ФM大于半导体的电子亲和势加导带底能量,即ФM>χ+(EC-EFS),则电子将从半导体向金属扩散。
在该过程中,半导体近界面区域出现正电荷空间电荷区,而金属中形成等量的镜像负电荷,进而产生一个从半导体指向金属的内建电场。
此电场引起能带上升,使导带底部EC逐渐远离费米能级,形成一个电子运动的势能障碍,即肖特基势垒。肖特基势垒高度ФB定义为半导体导带底EC与界面费米能级之间的能量差,即:
ФB=EC-EF
该势垒高度决定了电子从半导体注入金属的能力,进而控制了整体接触的电流输运特性。

图3. 紫外光照射下,不对称Au/GaN/Au MSM结构自驱动紫外光电探测器肖特基势垒高度的变化。DOI: 10.1002/aelm.201700036

理想肖特基模型
在最理想的情况下,假定界面无缺陷、无界面态且不存在界面偶极,则肖特基势垒高度可由金属功函数ФM与半导体电子亲和势χ的差值直接给出。对于n型半导体,有如下关系:
ФB=ФM-χ
对于p型半导体,则肖特基势垒高度为:
ФB=Eg-(ФM-χ)
其中Eg为半导体禁带宽度。该模型被称为“肖特基–莫特模型”(Schottky-Mott Model),其建立在理想界面假设之上,适用于理解基本势垒形成趋势。

图4. 肖特基–莫特模型在钉扎因子S=1和S的能级图,底部的图表显示电荷分布跨越结。DOI: 10.1007/s12274-020-3021-4

实际金属–半导体界面通常存在大量界面缺陷与界面态。这些局域态可在能带间形成密集能级,并可捕获或释放载流子,导致费米能级的“钉扎”现象,即无论金属功函数如何变化,界面费米能级趋于固定在某一能级附近,表现为肖特基势垒高度对金属功函数变化的“钝化”反应。
该现象由界面态密度决定,通常通过界面态模型(如Bardeen模型)进行修正描述:
ФB=S(ФM-Ф0)+Ф0
其中S为势垒调制因子,反映了界面态的作用程度;当S→0时,完全钉扎;当S→1时,趋于理想肖特基模型。

图5. Cr/WSe2/Au肖特基异质结中测得CPD(44 meV)远小于理论差值,表明费米能级可以自由移动,钉扎效应被显著减弱。DOI: 10.1002/advs.202510373

热发射理论基础
肖特基势垒对电流的调控机制可借助热发射理论进行分析。在肖特基接触中,主要电流输运机制为电子的热激发穿越势垒过程,即所谓的“热发射”。
在外加正向偏置下,肖特基势垒高度被有效降低,电子得以克服势垒而注入金属,从而形成正向电流;而在反向偏置下,势垒高度增强,电子难以穿越,形成较小的反向电流。这一不对称性正体现了整流行为的物理基础。
热发射电流密度可由理查森公式描述为:
J=A*T2exp(-qФB/kT)[exp(qV/nkT)-1]
其中A*为理查森常数,T为温度,V为外加电压,n为理想因子,反映实际偏离程度。

图6.器件的电流–电压特性,显示了典型的二极管整流曲线。DOI: 10.1002/advs.202510373
电容与载流子调制
在肖特基势垒区域,存在所谓的耗尽区或空间电荷区,其特征在于电荷分布不均与局部电场增强。该区域可视为一个变容结,其电容随外加电压变化而非线性调节,表现出“电压控制的可变电容”效应。
这一特性在高频器件中尤为重要,并可通过电容–电压(C-V)测试推导出半导体掺杂浓度与势垒高度等关键参数。

图7. 采用电容–电压(C-V)测试对内建电势进行定量研究,内建电场电势的提升归因于肖特基势垒的降低。DOI: 10.1016/j.jechem.2025.08.084
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