TEM 在半导体领域的应用：工艺开发与失效分析案例详解

总结：在本文中，读者可系统学习到利用TEM/HRTEM测量半导体器件关键尺寸（如栅极氧化物厚度、界面层厚度）、分析材料微观结构（如晶粒形态、相组成）的实操思路，掌握半导体失效模式（如短路、高电阻界面）的TEM表征方法，了解不同半导体结构（如 K栅极堆栈、硅化物、扩散壁垒）的工艺要求与性能关联，为半导体器件的工艺优化、质量控制及失效排查提供理论与实践参考。

本文举例说明了基于传统TEM、HRTEM和分析电子显微镜的半导体制造工艺开发、提高产量和故障分析的案例研究。此外，还讨论了由于引入替代栅极结构、纳米尺寸特征、高K栅极电介质以及器件结构集成所需的新材料而面临的挑战。

1 多晶硅栅极和有源/沟槽

传统的TEM分析用于评估MOSFET结构的轮廓和关键尺寸，这些尺寸会影响产品的性能、产量和可靠性。这些尺寸包括多晶硅栅极、间隔、衬垫氧化物、有源硅、沟槽深度、沟槽深度和浅沟槽隔离(STI) 阶跃高度，需要进行常规表征，以满足工艺开发的规格要求。例如，测量关键尺寸可提供调整蚀刻工艺所需的信息，从而改善栅极锥度和栅极基底。图1显示了多晶硅栅极结构和多晶硅有源/沟槽。对结构（栅极或活性/沟槽）临界尺寸的测量是通过所需特征的放大图像完成的。

图1  (a) 显示多晶硅栅极结构的TEM图像；(b) 显示活性/沟槽上多晶硅的 TEM 图像。

2 二氧化硅栅极电介质

HRTEM是测量薄栅极氧化物的直接技术，但是需要无损伤的超薄样品和最佳的显微镜离焦才能实现。要表征薄栅极氧化物和界面细节，可能需要厚度为20 nm或更薄的样品。

除样品厚度外，测量栅极氧化物的其他挑战还来自多晶硅区域的非晶化和多晶硅/二氧化硅/硅界面粗糙度。在这种情况下，将无法很好地定义聚硅氧烷/二氧化硅/硅界面，因此无法进行精确的栅极氧化物测量。要对器件区域进行X截面TEM分析，理想的情况是在硅衬底和取向良好的多硅晶粒的〈110〉取向上获得 HRTEM图像，该图像显示晶格边缘和清晰的多晶硅/二氧化硅/硅界面。

图2 显示HRTEM 图像，其中多晶硅和硅衬底之间存在2 nm的栅极氧化物。通常情况下，Si/SiO2界面并非原子平滑，即使在Si(100)表面上有半个单元格的阶跃，也会导致2 nm厚的栅极氧化物在厚度测量上出现15%的局部差异。

图2  显示多晶硅/栅极氧化物/硅界面细节的 HRTEM 图像。多晶硅和硅衬底之间存在约2nm的二氧化硅栅极氧化物。

Taylor等人探讨了试样厚度、试样倾斜度、物镜散焦和球差系数 (Cs) 对标称1.0 nm和1.6nm厚栅极氧化物测量精度的影响。他们的研究结果表明，较厚的栅极氧化物（1.6nm）的测量精度有所提高，但没有发现测量精度与试样厚度、试样倾斜度或物镜离焦的函数关系有一致的趋势。

模拟 Cs = 0.0 mm 的图像可获得最精确的栅极氧化物厚度测量结果，因此得出结论：使用Cs校正显微镜可持续精确测量1.0nm栅极氧化物（即精确到百分之几）。根据模拟结果，建议更详细地探讨Si/SiO2界面粗糙度对测量精度的影响，以评估零Cs电镜在实际系统计量中的适用性。

Muller等人建议在STEM中进行环形暗场 (ADF) 成像，以精确测量栅极氧化物的厚度和粗糙度。此外，还利用STEM和EELS研究了超薄栅极氧化物原子尺度上的电子结构，以探究介电击穿前SiO2栅极氧化物的最小厚度。

另一种最小化测量误差的方法是使用HRTEM 配合焦点串联采集和波重建技术，以获得小于0.08 nm的可解释分辨率。Diebold等人提出了HRTEM和STEM 测量的最佳条件以及可重复薄膜厚度测定的方法。在使用高度局部探针电子束进行STEM测量时，HRTEM和STEM 测量氮化硅薄膜厚度的方法在实验误差范围内一致。

基于这些事实，建议使用HRTEM、ADF和图像模拟得出的互补信息来检查薄栅氧化物测量的准确性。

除上述因素外，在先进技术中，栅极氧化物厚度测量的精度还取决于样品制备的精度。从器件区域制备的横截面样品必须没有任何重叠特征。例如，如果 TEM 样品没有通过有源区中心切片，那么其他特征就会干扰栅极氧化物，从而难以进行精确的厚度测量。早前的研究就证明了这一问题，该研究从一个平行于控制栅极的浮动栅极闪存比特电池横截面中发现，由于在厚度为80 nm的TEM 截面中包含了场区，栅极氧化物区域中存在重叠的多晶硅晶粒。

3 高K栅极电介质

有几种材料，如ZrO2、HfO2、HfSiOx、HfAlOx、HfZrOx、HfTiOx正被用作栅极电介质材料，以取代SiO2，从而在65纳米及以后的技术节点上以可扩展的等效氧化物厚度 (EOT) 减少栅极漏电。

STEM/EELS的功能已通过使用硅酸镓–硅酸盐电介质的栅极堆栈作为分析新型栅极堆栈界面化学的实例得到了验证。结果表明，即使存在可能会在高分辨率图像中掩盖这些层的大量界面粗糙度，也能检测和识别几埃米厚的先验未知反应层。

这里讨论了应用于栅极堆栈的 STEM/EELS 化学剖析的一些实验方面以及影响解释的因素，即界面粗糙度、电子束扩散、重散射基质中的元素分析以及超薄层的 EELS 失芯精细结构解释的影响。

详细的TEM表征显示，ZrO2/聚硅氧烷栅极界面在高温退火时容易发生降解。图3（a和b）的横截面 TEM 图像显示了一个这样的例子：在多晶硅/ZrO2/硅界面上形成的结节被认定为Zr-硅化物，而在HfO2的界面上则没有。因此，由于ZrO2会在高温退火时与多晶硅发生反应，因此被排除作为SiO2的替代物。

图3（a）显示多晶硅栅极/二氧化锆界面结节形成（箭头所指）的低倍截面图像；（b）显示与硅化锆相对应的结节细节的 HRTEM 图像。

HfZrOx电介质是先进栅极堆叠应用的一个有吸引力的候选材料，因为将ZrO2 加入HfO2中会提高HfZrOx的介电常数(K)。图4的TEM横截面分析表明，HfZrOx介电体（带有TaC金属栅极和多晶硅帽）是多晶体，体介质厚度为3 nm，界面氧化物厚度为1 nm。根据详细的TEM 表征，在1000 °C 活化退火后，没有观察到 HfZrOx 介电质与硅沟道之间的相互作用。因此，这些 Hf–ZrOx 电介质与硅具有良好的热稳定性。

图4. HRTEM 横截面图像，显示出 3 nm 的多晶 HfZrOx 栅极介质膜（带 TaC 金属栅极和多晶硅盖）和介质膜与硅沟道之间 1 nm 的界面层。

在去除 TaC 栅极后，采用TEM分析比较了 HfO2 和 HfZrOx 介电薄膜的微观结构（晶粒形态和结构细节）。图5（a 和 b）显示了对4nm 厚的HfZrOx 和 HfO2 以及介质薄膜进行的平面和选区电子衍射研究，结果表明 Hf–ZrOx 介质薄膜中的晶粒为四方晶粒，而HfO2介质薄膜中的晶粒主要为单斜晶粒。四方 ZrO2 相的介电常数（K 47）高于单斜相（K 20）。

Hf–ZrOx 的器件特性之所以得到改善，是因为添加了ZrO2 后微观结构发生了改变。这种微结构改性形成了四方相，被认为提高了基于 HfZrOx 器件的 K 值。此外，Hf–ZrOx 的微观结构晶粒细小，晶界面积增大，导致氧空位减少。

图 5. (a) 显示 HfZrOx 薄膜晶粒形态的平面 TEM 图像，以及从 HfZrOx 中获得的对应于四方相的选定区域电子衍射图 (b) 从 HfO2 薄膜中获得的TEM图像，以及从 HfO2 中获得的对应于单斜相的选定区域电子衍射图。

图 6  HRTEM 图像显示，在 HfO2 和硅衬底之间有一层 6.0 纳米的无定形 HfO2 薄膜（对比度较暗）和一层 1.2 纳米的无定形界面层（对比度较亮）

图6显示了 6.0 nm 的非晶HfO2 薄膜，HfO2和硅衬底之间有1.2 nm 的非晶界面层 (IL)。无定形高K值薄膜因其均匀性而受到青睐，但HRTEM结果显示，只有沉积的薄膜才是无定形的，在高温退火时会结晶成多晶晶粒。此外，高温退火后无定形界面层厚度增加。由于电荷隧道的阻挡层厚度增加，这可能会减慢电荷捕获的速度。界面层厚度的增加也有助于降低薄膜的漏电流。

对于二氧化铪栅极电介质来说，测量如此薄的界面层具有挑战性，因为它在电子束曝光过程中会变厚。我们注意到，1.2 nm 的界面层在电子束照射5分钟内可增厚至2.4 nm。

图7(a)显示了聚/TaSiN/HfO2/Si 叠层中各层的测量结果。存在两个非晶界面层。第一层界面层（1.1 纳米）位于聚硅氧烷和 TaSiN 之间，第二层界面层（1.0 纳米）位于 HfO2 和硅衬底之间。器件加工需要 1000 ℃ 左右的温度，图7(b) 是一个显示硅酸铪薄膜在高温下相分离成富含二氧化硅的无定形相和富含金属氧化物的结晶相的 HRTEM 图像实例。因此，这种电介质不能用于集成中，因为相分离会使薄膜的电介质特性产生局部变化，从而对器件造成损害。

图7  (a) 显示双金属栅极堆栈各层的 HRTEM 图像，以及 (b) 多硅/硅酸铪/非晶界面层/硅界面细节的 HRTEM 图像，其中硅酸铪相分离成富含铪的多晶和富含硅的非晶氧化物区域。

高K栅极堆栈加工过程中涉及的热预算会引起不良的物理和化学变化，从而限制器件的性能。在含有 HfO2 和 HfSiO 层的硅上生长的高 K 介电堆栈采用了电子能量损失近边缘结构 (ELNES) 技术，以详细了解局部化学信息。

MacKenzie等人利用STEM/EELS 研究了HfO2/TiN/ 聚硅栅堆栈中的界面反应。此外，Lysaght 等人还报告了用于 HfO2 晶体管的多晶硅与 TiN 栅电极的物理和电气特性。

4 硅化物金属化

未来CMOS器件（65纳米及以上技术节点）的窄线宽限制了硅化钴的集成，因为会产生尖峰和空洞。TEM图像（图8清楚地显示了硅化钴中出现空洞和尖峰的例子）。硅化镍已成为65纳米 CMOS 器件中硅化物应用的理想候选材料之一。与其他金属硅化物相比，镍硅具有许多优点，如反应温度较低、线宽灵敏度较低、硅消耗量较低以及片电阻较低等。

图 8. 硅化钴/多晶硅/硅/绝缘体堆栈的 TEM 图像。硅化钴中的尖峰和空洞清晰可见

镍硅一体化面临的四大挑战是 (1) 了解相的形成（存在多达11种相，其中6 种在室温下稳定：Ni3Si、Ni31Si12、Ni2Si、Ni3Si2、NiSi 和 NiSi2），(2) 控制和限制镍向硅中的扩散，(3) 抑制高电阻和高温 NiSi2（立方）相的形成，(4) 通过实现理想的低电阻 NiSi（正方体）相的形成来提高形态稳定性。

这些挑战要求对材料进行表征，以确定集成中的镍硅化物工艺。图9（a 和 b）显示了PMOS和NMOS器件S/D区域的镍硅化物。与PMOS相比，NMOS的硅化物相对均匀。硅化物的三角形和较粗糙的形态是由于NiSi2相的形成，而均匀的形态则是NiSi相的特征。根据图10（a 和 b）所示的 HRTEM 图像的 FFT 计算出不同的d-间距，并将测得的d-间距与NiSi2和NiSi 相的标准粉末衍射文件进行比较，从而确认了这些相。

图9. (a) PMOS 器件 S/D 区粗糙的三角形硅化镍截面 TEM 图像（对比度较暗）；(b) NMOS 器件 S/D 区相对均匀的硅化镍截面 TEM 图像。

由于硅和 FCC NiSi2 之间的晶格失配仅为 0.22%，因此在硅晶格（r = 1.11 Å）中引入B原子（r=0.82Å）作为替代原子可能会导致近乎完美的晶格匹配（1%B 会使硅晶格缩小 0.014 Å），这有利于 PMOS 有源区中 B 掺杂硅的二硅化物 NiSi2 相的成核。

另一方面，掺P和掺As的 NMOS 有源区的晶格匹配被排除在外，因为P原子半径（r = 1.06 Å）和 As 原子半径（r = 1.20 Å）较大，因此它们不会缩小硅的单位晶胞。本研究发现，在PMOS器件的S/D区域形成高电阻NiSi2相可以通过使用SiGe衬底或在S/D区域注入适当的Ge来抑制，并实现均匀的 NiSi 相。

图11显示了一个这样的例子，PMOS器件的S/D区域出现了相对均匀的NiSi相，这是 NiSi 相的典型特征形态。由于SiGe 的晶格常数比Si 大，因此在SiGe 衬底上的PMOS有源区不会形成NiSi2相。硼掺杂似乎不足以使晶格缩小到与 NiSi2 相匹配。

图11. 横截面 TEM 图像显示，使用 SiGe 衬底的 PMOS 器件在 S/D 区域由于 NiSi 相而形成了相对均匀的硅化物。

在工艺控制方面需要鉴定的其他问题包括间隔物下的镍硅化物侵蚀和镍硅化物串。图12(a)的X 截面和图12(b)的平面几何图形显示了间隔物下硅化物侵蚀的实例。

图12. (a) 显示镍硅化物侵蚀间隔物（箭头所指）的横截面 TEM 图像；(b) 显示镍硅化物侵蚀间隔物的平面 TEM 图像。

硅化物串产生的原因有两个：(1) 如果在形成间隔物时使用的氧化物衬垫被过度蚀刻，一些残留在间隔物下的金属就会形成硅化物和金属短路。(2) 在射频溅射清洁过程中，硅沉积在间隔条的侧壁上。这种硅在硅化过程中与金属发生反应，形成硅化物，硅化物沿着侧壁从源极延伸到漏极，使晶体管短路。

通过优化湿法清洁工艺可以减少第一种串线的形成，而第二种串线的形成可以通过反应式预清洁降到最低。图13（a 和 b）的横截面和平面 TEM 图像显示了隔板下的镍硅化物串层示例。

图13 (a) TEM 横截面图像，显示间隔物下的硅化物串；(b) TEM 平面图像，显示间隔物下的硅化物串。

5 扩散壁垒分析

水平互连线和垂直触点（通孔）嵌入超薄阻挡层，以防止金属（铜）原子扩散到有源栅极区域。典型的阻挡层材料有Ta、Ti和W，以及它们与N和Si的化合物。制作过孔的方法通常是在介电层上蚀刻出孔，然后在这些孔中沉积阻挡金属（如 Ta），接着是铜种子层，最后是铜填充层。

目前的通孔直径小于200纳米。现在的通孔尺寸已经达到这样的程度，即某些结构的很大一部分都包含在 TEM 样品的厚度内，而这一厚度可能只有50纳米。对通孔加工可靠性至关重要的是阻挡层和种子层的厚度。这种通孔的 TEM 横截面会包含急剧弯曲的层，从投影角度看，会导致层厚度测量不准确。

早先开发的角平面视图 (APV) FIB 制备技术，可在通孔底部到顶部的离散高度上精确测量阻挡层和种子层的厚度。可以使用 EFTEM 或 HAADF-STEM 分析来明确区分各层。

图14（a 和 b）显示了通孔的 STEM 明场和 HAADF-STEM 图像。对曲面结构中的超薄阻挡层和层堆进行阶跃覆盖分析需要优于1nm的测量精度。这一问题可以通过采用电子断层扫描中的三维重构方法来解决。

图14. (a) STEM 明场和 (b) HAADF-STEM 双嵌铜製程通孔图像。在 HAADF-STEM 图像中，铜线下的 Ta 隔离层清晰可见。

6 应变测量

随着硅和其他材料越来越多地用于纳米结构器件，使用TEM测量应力和应变可能变得越来越重要。以硅中的边缘位错为例，Hÿtch使用HRTEM和光学干涉测量法测量了原子晶格中的位移，精确度达到0.01Å，是所用显微镜分辨率的100 多倍。

应变可用于改变硅的电子带结构，以提高 MOSFET 沟道区的载流子迁移率。可以通过在源极和漏极区域附近外延生长SiGe 或在栅极周围引入介电应力材料来诱导应变。在一项研究中，接近0.5% 的工程应变使电子和空穴的载流子迁移率分别提高了35%和50%。对此类器件进行物理分析的挑战在于如何从高度局部化的区域，尤其是 MOSFET 的导电沟道，提供准确的应变数据。这一沟道区域的深度通常只有几个纳米，长度为 20-40 纳米。除了需要高空间分辨率外，有用的应变测量还应该能够以0.1% 左右的精度分辨应变。

目前，有几种基于TEM的方法能够对硅等晶体材料进行局部应变测量，但仍需解决每种方法的局限性。会聚束电子衍射 (CBED) 非常适合测量微小应变，但材料中的应变梯度会导致 CBED 图形中的 HOLZ 线模糊不清，从而给数据解释带来困难。应变硅器件的CBED分析还需要将样品倾斜几度，使其偏离硅〈110〉区轴线，这可能会进一步增加应变梯度对 CBED 图形的影响。不需要这种倾斜的应变测量方法包括纳米束衍射 (NBD) 和基于TEM 晶格图像的方法，如局部傅立叶变换分析和莫埃纹分析。

应变硅器件晶格图像的傅立叶变换分析；通过仔细测量每个衍射图中的峰值位置，可获得描述应变场的半定量结果。最后，任何使用 TEM 的应变分析方法还必须考虑薄样品弯曲和表面松弛的影响。要彻底解决这一问题，似乎必须对相关设备的机械特性进行计算机辅助建模，同时进行仔细的样品制备和数据采集。

7 失效分析应用

集成电路制造过程中引入的导致芯片失效的缺陷可通过 TEM 技术进行识别和分析。各种对比机制加上TEM的高空间分辨率和元素分析能力，通常可用于表征扫描电子显微镜成像和分析能力所无法表征的细微缺陷。下面介绍一些集成电路失效分析实例。

7.1 位错和堆叠断层

衬底硅中的位错和堆叠故障，根据其深度和与晶体管源极和漏极等器件特征的横向位置，可能是无害的，也可能导致泄漏，从而导致器件失效。例如，穿过p-n 结的位错会导致结间泄漏。这些缺陷会扰乱晶格的秩序，因此电子在缺陷周围的不完美区域会产生不同的衍射。这种特性经常被用来对这些缺陷进行成像。图15(a)中的TEM显微照片显示了加工过程中引入的位错。图16(b)显示了硅衬底中堆叠断层的一个例子。

图16. 位错和堆叠断层的衍射对比成像。(a) 硅衬底中的位错示例。(b) 硅衬底中的堆叠断层示例。

7.2 电气短路

集成电路的常见故障模式之一是不同电路元件之间的电气短路。造成短路的原因有很多，包括异物掉落、导电材料未蚀刻、器件加工所用材料之间发生反应等。图17显示了导电材料（Co-Si）导致相邻触点之间短路的一个例子。这层 Co-Si 厚度只有几纳米，但却在两个电气隔离的触点之间造成了漏电。

图17 相邻 W 触点与硅衬底之间短路导致漏电的示例。

7.3 电阻接口

电路元件中的电阻连接可由多种机制造成，包括蚀刻不完全、残留或外来材料。造成电阻界面的层厚度通常小于几纳米，只能用TEM进行成像。图18显示了电阻性钨触点（或插头）与基底的一个例子。图19显示了因通孔和铜金属线之间的界面层造成高电阻界面而导致通孔失效的例子，图19比较了失效和良好的通孔。

图18. (a) 与硅衬底的电阻钨触点（或插头）的横截面 TEM 图像。(b) 样品偏离硅 [110] 区轴，以增强衍射对比度。

图 19. 铜金属化工艺中电阻金属–导体界面堆栈的横截面 TEM。图中还显示了良好的导电界面

7.4 硅化物突起和栅极氧化物击穿

图20显示了栅极下硅化物突起缺陷的一个实例。晶体管横截面的Z对比HAADF STEM图像显示，重原子量的硅化钴突出于周围的硅衬底和氧化物。STEM-EDS 模式下的 EDS分析（插图）证实了突起中存在钴（图21）。

图20 栅极介质击穿示例。(a) 箭头所示为栅极与衬底短路的位置。(b) 栅极氧化物击穿造成衬底损坏的放大图像。样品从 [110] 硅区轴倾斜，以增强衍射对比度。

图21. 故障晶体管的Z对比 STEM 图像。栅极下突出的材料很亮，表明它是由较重的元素组成的，STEM-EDS（插图）中方框所示区域的钴信号光谱图证实该突出物是硅化钴。

栅极氧化物击穿也会造成半导体器件短路。通常氧化物击穿发生在局部区域，导致栅极和衬底硅之间出现短路。氧化物击穿的位置可通过短路处的高电流密度对单晶硅衬底造成的损坏成像来确定，衬底损坏的 TEM 图像如图20所示。

8 结论

TEM已成为半导体行业表征亚纳米器件特征的重要计量和材料分析仪器。FIB 铣削已成为一种首选技术，因为它能精确制备用于TEM分析的特定部位样品。在 TEM 样品制备的最后阶段采用低能量铣削可控制FIB引起的损伤。

案例研究发现，使用HRTEM可以精确测量薄层（栅极氧化物、高K薄膜厚度、界面层），但在样品厚度、无离子束损伤样品和针对特定部位样品的精确切片方面存在一些挑战。

应使用基于STEM-HAADF和图像模拟的补充信息来检查薄栅极电介质测量的准确性。对于先进技术和高 K 栅极电介质堆栈，HRTEM和EFTEM 能够以其他任何技术都无法比拟的高空间分辨率深入了解界面化学和局部原子结构。

可以使用传统 TEM（明场、暗场、选区电子衍射）、CBED和HRTEM的FFT进行形态和相位分析。例如，通过 FFT 和 HRTEM 对硅化镍进行相分析，有助于确定PMOS器件的源极/漏极区域抑制NiSi2相形成的过程。人们发现，HRTEM和FFT对于得出描述SOI-MOSFET沟道中应变场的半定量结果非常有用。Z-contrast STEM 成像的优势可用于对传统衍射和相位对比成像技术难以表征的细微缺陷进行成像。

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本文源自微信公众号：老千和他的朋友们

原文标题：《TEM专题 | 半导体工艺开发和失效分析案例图解》

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